天津工业大学模拟与数字集成电路设计验证开发系统招标预告(原标题: 模拟与数字集成电路设计验证开发系统)

硬件要求： 1、模拟与数字集成电路设计验证实验开发平台技术参数不低于： 1.1）应采用主机平台加实验模块的设计方式，平台和实验模块之间采用PCIe接口连接。主机平台应采用专用模具设计，流线造型，兼顾实用和美观，符合人体工学要求。 1.2）实验模块应包括中大规模FPGA，逻辑单元不少于54720个，分布式静态存储器S-SRAM不低于106K，块状静态随机存储器Block SRAM不低于2520K，乘法器(18*18)不低于40个，PLLs不少于 6个，I/O Bank总数不低于8个。其配套硬件资源应包括LED、按键、数码管、蜂鸣器、DDR3、JTAG、UART、USB、HDMI、I/O等外设或接口。 1.3）实验模块应包括以晶体管为核心设计的与门、或门、非门、与非门、或非门、同或门、异或门、SR锁存器和D触发器。 1.4）实验模块应包括以分立元件设计的三种架构的ADC和三种架构的DAC。 1.5）实验项目应包含基于分立元件电路的非门、基于分立元件电路的与门、基于分立元件电路的同或门、基于分立元件电路的异或门、基于分立元件电路的SR锁存器、Flash架构ADC芯片设计、SAR架构ADC芯片设计、Σ-Δ架构ADC芯片设计、二进制加权DAC芯片设计、R-2R型DAC架构DAC芯片设计、分段架构DAC芯片设计、基于FPGA的DS1302实时时钟芯片设计、基于FPGA的DDS芯片设计、基于FPGA的通信基带芯片设计、QPSK调制解调芯片、语音编解码芯片设计、基于ARM Cortex-M3内核的SoC设计及嵌入式开发、基于RISC-V指今集的内核及SoC设计与嵌入式开发等实验，数量不少于35个。