RISC-V处理器设计验证套件
全部类型陕西西安2024年09月18日
RISC-V处理器设计验证套件 | |
项目所在采购意向: | 点击登录查看2024年10至11月政府采购意向 |
采购单位: | 点击登录查看 |
采购项目名称: | RISC-V处理器设计验证套件 |
预算金额: | 1200.000000万元(人民币) |
采购品目: | A**** 其他信息化设备,A**** 服务器,A**** 台式计算机,A**** 交换设备 |
采购需求概况 : | RISC-V处理器设计验证套件 10套 。每套包括1个SOC测试验证平台和5个处理器设计平台,以及配套的教学服务器、终端计算机和交换设备。 其中SoC测试验证平台基于Virtex UltraScale+ XCVU19P FPGA,DDR4存储器(不小于8GB),支持多平台级联和调试、不少于4路时钟输入输出、不少于6个高速SerDes接口、不少于20个子卡扩展接口(平台包含PCIe RC/EP、USB、SD eMMC51、GPIO、HDMI、DDR4、以太网等多种子卡),集成USB3.0、UART等接口。配套的原型验证工具,支持3种以上调试模式、波形调试、VCS编译、增量编译、功耗验证和动态Force功能,支持3种以上综合方式,支持基于RTL的时序驱动自动分割、支持RAM、ROM、DDR后门加载。 处理器设计平台基于ZYNQ UltraScale+ ZU19EG FPGA,PS端与PL端均外扩以太网接口、USB接口、UART串行接口、DDR4存储器(PS和PL端DDR均不小于4GB)、Flash 存储器(PS端不小于2Gbit,PL端不小于256Mbit)以及SD卡槽;PL提供音视频输入输出接口、数码管、按键、拨动开关、PCIe 3.0、NVME SSD接口、LCD触摸屏和摄像头接口。 |
预计采购时间: | 2024-11 |
备注: |
本次公开的采购意向是本单位政府采购工作的初步安排,具体采购项目情况以相关采购公告和采购文件为准。